🛠 Chaîne d'alimentation VDD_IO : tension par banque, eMMC en 1,8 V et rampe

Objetivos

Diseñar la alimentación de una placa portadora para el CM1. Cada banco de GPIO tiene su propio pin VDD_IO que define su lógica: 1,8 V, 2,7 V o 3,3 V, elegible por banco; por lo tanto, se puede interfaz con 1,8 V en un banco y con 3,3 V en otro. Atención: la interfaz eMMC está fijada internamente a 1,8 V, independientemente de los VDD_IO. La entrada VBAT debe suministrar al menos 2 W a la placa. Finalmente, la secuencia de subida de los rieles debe seguir un orden decreciente (los voltajes más altos suben primero); una rampa en orden creciente expone al SoC al latch-up. Este tutorial documenta la cadena completa y su verificación con osciloscopio.

Material

• Un Compute Module 1 en una placa portadora o una IO Board modificada
• Fuentes de laboratorio controlables (rieles de 1,8 / 2,7 / 3,3 V) para la caracterización
• Osciloscopio multicanal para la secuencia de rampa

Código completo

# Chaîne type (carte maison)
VBUS 5V -> régulateur 3.3V (VDD_CORE + VDD_IO banque B)
        -> régulateur 1.8V (VDD_IO banque C + exigences eMMC internes)
VBAT >= 2W en entrée principale (5V selon conception)

# Règles de conception
- VDD_IO : 1.8V / 2.7V / 3.3V PAR BANQUE (broches dédiées par banque)
- eMMC : fixée en interne à 1.8V -> ne jamais y appliquer 3.3V
- Rampe d'ordre DÉCROISSANT : 3.3V puis 2.7V puis 1.8V
  (une rampe croissante risque le latch-up)

# Vérification scope : mesurer t(3.3V stable) < t(1.8V stable)

Verificación esperada

En el osciloscopio, el riel de 3,3 V alcanza su nivel antes de que el de 1,8 V comience a subir (se respeta el orden decreciente). Cada banco de GPIO presenta los niveles lógicos de su VDD_IO (medición de los niveles altos en un osciloscopio: ~1,8 V o ~3,3 V según el banco probado). La eMMC se lee/escribe con normalidad dado que su interfaz permanece en 1,8 V interno. El módulo consume su potencia dentro del margen de los 2 W mínimos de VBAT sin caídas durante los picos de CPU.

Errores frecuentes

• Aplicar 3,3 V a una línea del banco eMMC pensando que VDD_IO la controla: la interfaz eMMC está fijada a 1,8 V, lo que daña el módulo.
• Rampar los rieles en orden creciente (1,8 V primero): escenario de latch-up documentado, el SoC puede destruirse al encenderse.
• Descuidar los 2 W de VBAT: brownout en cuanto la CPU y la eMMC trabajan juntas, reinicios fantasma.
• Mezclar periféricos de 1,8 V en un banco alimentado a 3,3 V sin un level-shifter: entrada fuera del máximo absoluto del componente externo.
• Olvidar que cada banco tiene su propio VDD_IO: usar un único voltaje en todas partes limita el diseño y oculta errores de nivel.